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所有分类>
收起
33103441
可编程ASIC集成数字系统
作者:孟宪元
中图分类:
工业技术
->
自动化、计算机
->
计算技术、计算机技术
学科分类:
工程学(二)
->
计算机科学技术
出版日期:1998-08
主题词:
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这个是隐藏的空行
内容简介
可编程逻辑器件-数字系统 数字系统-可编程逻辑器件
目录
第一章 可编程ASIC器件
16
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1.1 CPLD
16
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1.1.1 CPLD结构
16
阅读
1.1.2 典型CPLD器件
18
阅读
1.2 FPGA
21
阅读
1.2.1 FPGA的结构
21
阅读
1.2.2 SRAM-查找表类型
26
阅读
1.2.3 反熔丝多路开关类型
29
阅读
1.3 计算逻辑阵列
31
阅读
1.3.1 计算逻辑阵列的结构
31
阅读
1.3.2 第一代可配置计算阵列
32
阅读
1.3.3 第二代的可配置计算阵列—XC6200系列
32
阅读
1.4 可编程ASIC的基本资源
34
阅读
1.4.1 功能单元
34
阅读
1.4.2 输入-输出焊盘
36
阅读
1.4.3 布线资源
38
阅读
1.4.4 片内RAM
41
阅读
1.5 边界扫描技术
44
阅读
1.6 可编程ASIC的编程元件
47
阅读
1.6.1 熔丝型开关
47
阅读
1.6.2 反熔丝开关
48
阅读
1.6.3 浮栅编程技术
50
阅读
1.6.4 静态存储器（SRAM）
54
阅读
第二章 可编程ASIC的设计
58
阅读
2.1 数字系统的综合
58
阅读
2.1.1 抽象的级别
58
阅读
2.1.2 综合的定义
60
阅读
2.1.3 系统级综合
61
阅读
2.1.4 寄存器转移级综合
62
阅读
2.1.5 逻辑级综合
65
阅读
2.2 可编程ASIC的逻辑综合
68
阅读
2.2.1 逻辑综合概述
68
阅读
2.2.2 两级逻辑最小化
70
阅读
2.2.3 基于查找表结构的多级逻辑优化
74
阅读
2.2.4 立方体归并（cube-paching）
83
阅读
2.2.5 工艺映射
84
阅读
2.2.6 基于MUX结构的多级逻辑优化
85
阅读
2.3 状态机设计
89
阅读
2.3.1 二进制编码
89
阅读
2.3.2 一个有效编码
90
阅读
2.4 FPGA的布局和布线
92
阅读
2.4.1 布局
92
阅读
2.4.2 布线
96
阅读
2.4.3 布通率和布线资源
101
阅读
2.4.4 网线延时
102
阅读
2.5 Xilinx的设计流程
105
阅读
2.5.1 设计输入
105
阅读
2.5.2 设计实现
106
阅读
2.5.3 设计验证
107
阅读
2.5.4 Xilinx FPGA详细的设计流程
108
阅读
2.5.5 Xilinx CPLD详细设计流程
109
阅读
第三章 CPLD-XC9500系列
110
阅读
3.1 结构描述
110
阅读
3.1.1 功能块（FB）
110
阅读
3.1.2 宏单元
110
阅读
3.1.3 乘积项分配器
113
阅读
3.1.4 FastCONNECT开关矩阵
113
阅读
3.1.5 I/O块（IOB）
113
阅读
3.1.6 持续性
117
阅读
3.1.7 设计保密性
117
阅读
3.1.8 低功率模式
117
阅读
3.1.9 加电特性
117
阅读
3.2 XC9500时序模型
119
阅读
3.2.1 时序模型
119
阅读
3.2.2 基本时序模型的参数
120
阅读
3.3 系统内编程
123
阅读
3.3.1 JTAG边界扫描接口
123
阅读
3.3.2 边界扫描系统中利用系统内编程
126
阅读
3.4 引腿锁定能力
132
阅读
3.4.2 XC9500布线资源
132
阅读
3.4.3 数据通道的估算
132
阅读
3.4.4 控制通道估算
133
阅读
3.4.5 出腿预分配
133
阅读
3.5 设计优化
134
阅读
3.5.1 优化密度
134
阅读
3.5.2 优化时序
135
阅读
3.5.3 优化原理图设计
135
阅读
3.5.4 优化ABEL设计
135
阅读
3.5.5 优化VHDL设计
137
阅读
第四章 FPGA—XC4000系列
138
阅读
4.1 概述
138
阅读
4.2 结构
139
阅读
4.2.1 基本积木块
139
阅读
4.2.2 可配置逻辑功能块（CLB）
139
阅读
4.2.3 输入/输出功能块（IOB）
154
阅读
4.2.4 三态缓冲器
160
阅读
4.2.5 沿边宽译码器
162
阅读
4.2.6 片内振荡器
162
阅读
4.3 可编程互连
163
阅读
4.3.1 互连概述
163
阅读
4.3.2 CLB布线连接
163
阅读
4.3.3 I/O布线
170
阅读
4.3.4 全局网线和缓冲器
171
阅读
4.4 功率分布
176
阅读
4.5 边界扫描电路
177
阅读
4.5.1 XC4000/XC5000边界扫描特性概述
177
阅读
4.5.2 与IEEE标准的偏差
177
阅读
4.5.3 边界扫描硬件描述
178
阅读
4.5.4 利用边界扫描电路
182
阅读
4.6 配 置
186
阅读
4.6.1 专用引腿
186
阅读
4.6.2 配置模式
186
阅读
4.6.3 设置CCLK频率
189
阅读
4.6.4 数据流格式
189
阅读
4.6.5 配置和读回的CRC校验
190
阅读
4.6.6 配置顺序
191
阅读
4.6.7 配置时序
197
阅读
第五章 可编程计算阵列—XC6200系列
205
阅读
5.1 概述
205
阅读
5.2 功能描述
205
阅读
5.2.1 逻辑和物理组织
205
阅读
5.2.2 单元、块和砖
205
阅读
5.2.3 布线资源
207
阅读
5.2.4 功能单元
208
阅读
5.2.5 布线开关
211
阅读
5.2.6 时钟分布
211
阅读
5.2.7 清除分布
213
阅读
5.2.8 输入/输出功能块（IOB）
213
阅读
5.2.9 I/O布线
214
阅读
5.3 XC6200的设计
216
阅读
5.3.1 XC6200的板级设计
216
阅读
5.3.2 XC6200的逻辑设计
216
阅读
5.3.3 XC6200的软件设计
218
阅读
5.4 寄存器存取
218
阅读
5.4.1 映射寄存器（Map Register）
219
阅读
5.4.2 屏蔽寄存器（Mask Register）
221
阅读
5.5 编程
221
阅读
5.5.1 并行编程接口
221
阅读
5.5.2 通配符寄存器
222
阅读
5.5.3 串行编程接口
224
阅读
5.5.4 复位和初始化
226
阅读
第六章 硬件设计描述语言
227
阅读
6.1 硬件模型
228
阅读
6.1.1 行为模型：（Behavioral Model）
228
阅读
6.1.2 时间模型（Time Model）
230
阅读
6.1.3 结构模型
231
阅读
6.2 VHDL基础
233
阅读
6.2.1 结构和行为
233
阅读
6.2.2 目标和目标类型
240
阅读
6.2.3 结构间挂接
244
阅读
6.2.4 主要的VHDL结构
246
阅读
6.2.5 并行性和时序域
256
阅读
6.2.6 库（library）
259
阅读
6.3 VHDL设计数字系统
262
阅读
6.3.1 编程组合逻辑
263
阅读
6.3.2 编程时序逻辑
272
阅读
6.3.3 编程有限状态机
278
阅读
6.3.4 VHDL的类型综合
283
阅读
6.3.5 属性
287
阅读
第七章 ABEL语言
296
阅读
7.1 概述
296
阅读
7.2 基本句法
301
阅读
7.2.1 支持ASCⅡ字符
301
阅读
7.2.2 标识符
301
阅读
7.2.3 常数
302
阅读
7.2.5 注释
305
阅读
7.2.6 数
305
阅读
7.2.7 字符串
306
阅读
7.2.8 运算符、表达式和方程
306
阅读
7.2.9 集合
310
阅读
7.2.10 幅值和幅值置换
314
阅读
7.3 基本结构
316
阅读
7.3.1 头部
316
阅读
7.3.2 说明（Declarations）
316
阅读
7.3.3 逻辑描述
319
阅读
7.3.4 测试矢量部分
321
阅读
7.3.5 结束语句
322
阅读
7.3.6 其它语句
322
阅读
7.4 状态机设计方法
323
阅读
7.4.1 状态机的例子
323
阅读
7.4.2 状态图
323
阅读
7.4.3 状态表
323
阅读
7.5 使用XABEL和CPLD
326
阅读
7.5.1 利用真值表
326
阅读
7.5.2 利用状态图
327
阅读
7.5.3 利用特性语句
330
阅读
7.5.4 设计例子
332
阅读
第八章 Xilinx可编程ASIC设计和实现
336
阅读
8.1 简 介
336
阅读
8.2 设计准备工作
336
阅读
8.2.1 安装设计项目
336
阅读
8.2.2 设计的目录及文件
336
阅读
8.2.3 启动工程项管理器（Project Manager）
337
阅读
8.2.4 拷贝设计文件
339
阅读
8.2.5 启动原理图编辑器（Schematic Editor）
339
阅读
8.2.6 输入命令
339
阅读
8.2.7 屏幕操作
339
阅读
8.2.8 使用XC9500系列器件
341
阅读
8.3 完成Calc设计
341
阅读
8.3.1 设计说明
341
阅读
8.3.2 建立ANDBLK2符号
342
阅读
8.3.3 创建ANDBLK2原理图
343
阅读
8.3.4 完成ALU原理图
347
阅读
8.3.5 对Xilinx库元素的说明
351
阅读
8.3.6 返回Calc原理图
353
阅读
8.3.7 使用XC4000E晶振
353
阅读
8.4 从原理图控制设计实现
355
阅读
8.4.1 管脚定位（仅限于XC4000系列）
355
阅读
8.4.2 控制转换速率
356
阅读
8.4.3 使用I/O触发器
357
阅读
8.4.4 储存Calc原理图
358
阅读
8.5 基于非XC4000系列器件的修改
358
阅读
8.5.1 RAM堆栈实现
358
阅读
8.5.2 删除XC4000E晶振
359
阅读
8.6 使用LogiBLOX
360
阅读
8.7 使用状态编辑器
362
阅读
8.7.1 创建状态机宏
362
阅读
8.7.2 定义状态
362
阅读
8.7.3 定义转移、条件和操作
363
阅读
8.7.4 生成并编译VHDL码
366
阅读
8.7.5 放置创建的宏
366
阅读
8.8 使用HDL编辑器和X—VHDL
367
阅读
8.8.1 创建VHDL宏
367
阅读
8.8.2 创建并编辑VHDL码
368
阅读
8.8.3 编译VHDL码
370
阅读
8.8.4 放置VHDL宏
370
阅读
8.9 完成设计输入
370
阅读
8.9.1 对特殊元件的说明
370
阅读
8.9.2 使用控制文件
372
阅读
8.10 功能仿真
373
阅读
8.10.1 启动逻辑仿真器（Logic Simulator）
373
阅读
8.10.2 选择欲测试的连线
374
阅读
8.10.3 有关总线的操作
376
阅读
8.10.4 指定激励源
377
阅读
8.10.5 储存输入波形
379
阅读
8.10.6 仿真过程
379
阅读
8.11 使用设计实现工具
381
阅读
8.12 其他操作
384
阅读
8.12.1 时序仿真
384
阅读
8.12.2 用EPIC检查布线后设计
386
阅读
8.12.3 使用Xilinx演示板检验设计
386
阅读
8.12.4 实现增量设计
387
阅读
8.13 Express设计calc
389
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